FinFET工艺优势在哪？听听创始人怎么说-基础器件-与非网
微电子所新工艺值得期待
不是要介绍微电子所的下一代新型FinFET逻辑器件工艺么？为何整了这么多FinFET和SOI的相关内容？这是因为微电子所的新工艺某种程度上可以理解为是对FinFET和SOI优点的集成。
由于技术和商业上的原因，摩尔定律也失去了效力，而且受制于光刻技术、硅材料的极限等因素，芯片制程提升很可能会遭遇瓶颈。这种情况下，若要再进一步提升芯片性能，将FinFET和SOI相结合的道路不失为解决之道&&采用FinFET晶体管＋SOI衬底来提升芯片性能，毕竟FinFET（晶体管）＋FD－SOI（底衬）显然是优于FinFET（晶体管）＋硅衬底的。而这也是FOI FinFET已经成为重要的研究方向的原因之一。
而微电子所的新工艺就类似于FinFET（晶体管）＋FD－SOI（底衬）的思路，并加入了自己独有的创新，能有效弥补FOI FinFET的固有缺陷，并有增强了电子迁移率、成本更低等优势。
也正是因此，微电子所的新型FinFET器件工艺能够得到IBM、意法半导体等国际知名主流集成电路公司的热切关注。
必须指出的是，能否被商业化，技术指标是一方面，产业联盟也非常重要，如果国内研究所、企业能够和IBM、意法半导体、格罗方德等公司组成产业联盟，共同推广这项工艺，也许能有所斩获。
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FinFET工艺之后 晶体管技术何去何从？
[导读]大量的金钱和精力都花在探索FinFET工艺，它会持续多久和为什么要替代他们?在近期内，从先进的芯片工艺路线图中看已经相当清楚。芯片会基于今天的FinFET工艺技术或者另一种FDSOI工艺的平面技术，有望可缩小到10nm节点
大量的金钱和精力都花在探索FinFET工艺，它会持续多久和为什么要替代他们?在近期内，从先进的芯片工艺路线图中看已经相当清楚。芯片会基于今天的FinFET工艺技术或者另一种FDSOI工艺的平面技术，有望可缩小到10nm节点。但是到7nm及以下时，目前的CMOS工艺路线图已经不十分清晰。半导体业已经探索了一些下一代晶体管技术的候选者。例如在7nm时，采用高迁移率的FinFET，及用III-V族元素作沟道材料来提高电荷的迁移率。然后，到5nm时，可能会有两种技术，其中一种是环栅FET，和另一种是隧道FET(TFET)，它们在比较中有微弱的优势。原因都是因为最终CMOS器件的静电问题，一种是在沟道的四周围绕着栅极的结构。相比之下，TFETs是依赖陡峭的亚阈值斜率晶体管来降低功耗。这场竞赛还远未结束。显然在芯片制造商之间可能已经达成以下共识：下一代器件的结构选择，包括III-V族的FinFET;环栅的FinFET;量子阱;硅纳米线;SOIFinFET和TFET等。延伸FinFET工艺 在2014年英特尔预计将推出基于14nm工艺的第二代FinFET技术。同样在今年，格罗方德，台积电和三星也分别有计划推出他们的14nm级的第一代FinFET技术。 intel公司也正分别开发10nm的FinFET技术，然而现在的问题是产业如何延伸FinFET工艺?对于FinFET技术，IMEC的工艺技术高级副总裁，AnSteegen说，在10nm到7nm节点时栅极已经丧失沟道的控制能力。Steegen说，理想的方案是我们可以把一个单一的FinFET最大限度地降到宽度为5nm和栅极长度为10nm。 所以到7nm时，业界必须考虑一种新的技术选择。根据不同产品的路线图及行业高管的见解，主要方法是采用高迁移率或者III-V族的FinFET结构。应用材料公司蚀刻技术部的副总裁BradleyHoward说，从目前的态势，在7nm节点时III-V族沟道材料可能会插入。 在今天的硅基的FinFET结构中在7nm时电子迁移率会退化。由于锗(Ge)和III-V元素材料具有较高的电子传输能力，允许更快的开关速度。据专家说，第一个III-V族的FinFET结构可能由在pFET中的Ge组成。然后，下一代的III-V族的FinFET可能由锗构成pFET或者铟镓砷化物(InGaAs)组成NFET。 高迁移率的FinFET也面临一些挑战，包括需要具有集成不同的材料和结构的能力。为了帮助解决部分问题，行业正在开发一种硅鳍的替换工艺。这取决于你的目标，但是III-V族的FinFET将最有可能用来替代鳍的技术，Howard说。基本上，你做的是替代鳍。你要把硅鳍的周围用氧化物包围起来。这样基本上是把硅空出来用III-V族元素来替代。未来仍有很长的路要走。除此之外，还有另一条路可能采用一种垂直的芯片架构，如2.5D/3D堆叠芯片以及单片3DIC。总之，英特尔，台积电和一些其他公司，它们均认为环栅技术可能会略占上风。Intel的Mayberry说，英特尔也正在研究它，这可能是能被每个人都能接受的工艺路线图。芯片制造商可能需要开发一种以上的架构类型，因为没有一种单一的技术可为未来的应用是个理想的选择。Intel公司副总裁，元件技术和制造部主任MichaelMayberry说。这不可能是一个单一的答案，有许多不同的答案，将针对不同的细分市场。”英特尔同样也对TFET技术表示出浓厚的兴趣，尽管其他人有不同的意见。最终的赢家和输家将取决于成本，可制造性和功能性。Mayberry说，例如，最为看好的是晶体管的栅极四周被碳纳米线包围起来，但是我们不知道怎样去实现它。所以这可能不是一个最佳的选择方案，它必须要能进行量产。另一个问题是产业能否保持仍是每两年的工艺技术节点的节奏。随着越来越多的经济因素开始发挥作用，相信未来半导体业移动到下一代工艺节点的时间会减缓，甚至可能会不按70%的比例缩小，而延伸下一代的工艺节点。什么是环栅结构 在7nm以下，FinFET的结构变得有点冒险Howard说。未来有潜力的器件中会采用环栅结构，使我们有可能在7nm以下节点时再延伸几代。 然后，到5nm时，产业可能延伸采用高迁移率的FinFET。另一种选择是建立一个量子阱的FinFET器件。但是在许多场合可能是下一代的III-V族的FinFET。Howard说在量子阱的FinFET中，组成器件的一个阱把载流子限制在内。从学术的角度来看量子阱是十分有趣的。 根据IBM的说法，由于在FinFET中鳍的宽度才5nm，沟道宽度的变化可能会导致不良的VT的变化和迁移率损失。一个有前途的选择，采用环栅的FET可以规避此问题。环栅FET是一种多栅的结构，其中栅极是放置在一个沟道的四周。基本上是一个硅纳米线被栅极包围。这就是你的晶体管，它看起来不同，但实际上仍是有一个源，一个漏和一个栅极。 格罗方德的高级技术会员AnChen说采用环栅结构有一些优点和缺点，但是我认为很有前途。虽然栅极的四周有更好的静电场，但是也有一些制造工艺的问题。 环栅FET工艺制造困难，以及昂贵。它的复杂性有一例，IBM最近描述了一个用硅纳米线环栅的MOSFET，它实现了约30nm的纳米线间距和缩小的栅极间距为60nm。这个器件有一个有效的12.8nm纳米线。 在IBM的环栅极制造工艺中，两个landingpads(着陆垫)形成于基板。纳米线的形成和水平方向悬浮在着陆垫上。然后，图案化的垂直栅极在悬浮的纳米线上。这样的工艺使多个栅极构成在共同的悬浮区上。 根据IBM说，形成间隔后，然后在栅极的以外区域切断硅纳米线，再在间隔的边缘在原位进行掺杂的硅外延生长，在间隔边缘的硅纳米线其横截面就显出来。最后用传统的自对准镍基硅化物作接触和铜互连完成器件的制作。 环栅结构也有其他的作法。例如，新加坡国立大学，Soitec和法国LETI最近描述一个Ge的环栅纳米线pFET。宽度为3.5nm纳米线，该器件还与相变材料Ge2Sb2Te5(GST)集成一体，作为一个线性的stressor，从而提高它的迁移率。 与此同时，英特尔正在作不同的环栅结构。 Intel的Mayberry说，直径约6nm，我们可以做得更小些。它是由许多不同的材料作成，采用原子层精密生长在一个3D空间中。所以相当困难进行量产。这是一个尚未解决的问题，我们正在研究。
其它的选择 环栅结构不是唯一的选择。我们的工作还表明，量子阱的FinFET也有相当的静电的优势。IMEC的逻辑程序经理AaronThean说。实际上，量子阱是一种绝缘的概念，量子阱可被用来防止泄漏。 最近，IMEC，格罗方德和三星演示了一种量子阱的FinFET。它们采用鳍的替换工艺，引变材料Ge基沟道PFET。你可以作一个量子阱器件用III-V族，也可以不用锗，甚至不用硅及硅锗。 量子阱器件的另一种形式是采用FDSOI工艺，其中硅作为一个阱及氧化物作为阻挡层。IBM的顾问AliKhakifirooz说，我的观点是在7nm时仍然可在SOI上用内置形变方式形成一个Si和SiGeFinFET。 IBM也正在进行的另一种技术，称为“积极缩小的应变硅直接在绝缘体上(SSDOI)的FinFET。在这项技术中，硅片有一个键合氧化物的应变硅层。FDSOI技术据猜测可能比体硅更容易加工制造，但是衬底是更昂贵和基础设施条件还不够成熟。 事实上，每一种下一代晶体管的候选者都需有不同的平衡，作出选择是困难与复杂的。IBM的AliKhakifirooz认为我个人对III-V族作为MOSFET沟道中硅的替代材料表示极大关注。相比FinFET环栅的四周有更好的静电场。环栅极可以扩展到更短的LG沟道长度，但也有一些挑战。例如，如果环栅极是用本体硅衬底，它需要一些技巧用来隔离栅与基板，而没有电容的惩罚。 还有其他的，也许更重要的，但是要仔细权衡。事实上，许多人都在作环栅工艺。无论我们看到它在7nm或5nm生产是另外的事。你或许需要，或需并不要环栅极。我们需要对于这个问题的回答首先来自电路设计人员，然后才是技术专家。
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热门关键词比过才知道:Intel的14纳米工艺有多强
日 17:03&&&出处：&& 作者:陈骋&& 编辑:陈骋 分享
　　 Intel 22nm工艺已经率先使用了3D立体晶体管，14nm上将进化到第二代，其他厂商则会陆续上马类似的FinFET，包括台积电16nm、/GlobalFoundries 14nm。来看看几个工艺的间距数据：　　 Intel 14nm的栅极间距为70nm，内部互联最小间距为52nm，这两项指标分别比22nm缩小了22％、35％。　　 相比之下，台积电16nm、三星/GF 14nm的栅极间距分别是90nm、78nm，前者只相当于Intel 22nm的水平，后者也略弱一些，而内部互联最小间距则都是64nm，相比于Intel大了23％。　　 这些间距越小，就可以把晶体管做得更小、更密，对于电路集成度、芯片性能的重要性不言而喻。■
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