半导体芯片从想法到最终可以交付客户的产品，简单的说经历芯片设计，芯片生产，芯片封装和芯片测试。半导体测试对于大多数人，甚至很多半导体从业人员而言，也是陌生的；很多人将半导体测试与设计阶段的设计验证，以及流片后的芯片功能验证相互混淆。半导体测试作为半导体产业链中不可或缺的一环，随着工艺的持续下探，SoC的规模复杂度的持续增加，在项目中的重要性也越来越高，某种程度上决定了产品能否按时量产并交付客户。半导体测试是什么？传统意义的半导体测试指基于ATE机台的产品测试，分为wafer level的CP测试(chip probing）或FE测试（FrontEnd test）和封装之后的FT测试（final test）或BE测试（backend test）。当然随着WLCSP (wafer level chip scale package)封装的推广，越来越多产品只需要CP测试后就可以切割分片供货了。传统的半导体测试是高度依赖DFT设计，完备的DFT设计可以提供高故障覆盖率的测试激励，保证半导体测试可以用最小的时间成本筛选出有故障的芯片。但是随着芯片软硬件复杂度的提高，许多问题无法或很难抽象出相应的故障模型，因此SLT(system level test)也被多数公司采用，放在FT测试之后整个FT测试的故障覆盖率，保证DPM（defects per million ）满足客户需求。为什么半导体测试是必须的？芯片在设计阶段有完备的验证流程，仿真验证、UVM、形式验证以及基于FPGA的SLE（system level emulation）等等验证手段可以保证100%设计功能正确性。一般来说芯片可以流片，芯片的netlist是通过验证的所有测试用例，完美实现设计需求的。 因此很多人会奇怪为什么每一个芯片都需要费时费力的经过严格的半导体测试，才能提供给客户呢？以wafer的工艺流程为例，从mask set到真正的wafer，需要经过很多复杂的加工步骤。每个加工步骤可以抽象成 z_{i} = F_{i}(x_{i}, y_{i})
。 x_{i} 是输入， y_{i}
是该加工的process variant， z_{i}是输出。因为每个加工步骤 y_{i}的存在，最终得到的wafer上的芯片会一定概率的存在故障点，或者某些门以及走线的某些参数严重偏离设计要求，这些都会导致芯片功能问题。以成熟的28nm工艺为例，总体yield在93%左右（wafer的yield一般在93%左右而封装后的yield一般在99%）。一个复杂电子产品比如手机需要集成很多芯片在一个基板上，整个系统的DPM是每个芯片的DPM乘积，因此每个芯片的DPM 需要控制在500以下以保证集成商可以低成本的生产出合格可靠的电子产品。为了达到DPM的目标，半导体测试是保证芯片出厂品质所不能缺少的一步。而随着半导体工艺的不断下探1nm，量产工艺的总体yield也下降到80%左右，更多的产品生产故障率进一步要求更完备的半导体测试，否则低故障覆盖率的测试会导致大量customer return，影响产品的量产上市时间。半导体测试的数据结果也用于工艺监控和优化以及产品设计优化中。比如scan/mbist测试一般会将故障的具体信息存储在数据库，大量产品测试的这些故障信息会反标到wafer具体die上，甚至反标到layout的X/Y坐标上，如果有明显的defect signature出现，工艺和设计就需要检查是否有什么原因造成这种通用问题， 是否有可以改进的地方。半导体测试也用stress加速老化测试，减少或者避免burn-in。burn-in一般需要125C/24h，目的是根据澡盆曲线，将早期失效的DUT通过stress筛选出来。因为burn-in的时间一般很长，多数产品在ATE测试中加入超高电压短时stress测试可以加速老化，用最短的stress时间快速筛选出早期失效的DUT。芯片根据应用领域不同，Jedec（Home
JEDEC）会有不同的qualification的要求，一般qualification包括ESD/latchup，HTOL，TC，ELFR，HTS，THB等等。无论哪种qualification，在stress之前要使用完备的ATE测试程序筛选出完好的芯片，在stress之后需要使用相同的程序做readout，判断芯片是否经过stress后损坏。因此对于qualification而言ATE测试也是不可或缺的，需要在项目中和测试工程师合作制定可行的计划。半导体测试流程芯片根据应用领域，温度和可靠性要求的不同，需要定义不同的test insertion。比如汽车电子的产品测试流程如下共有5个test insertion，如此多的test insertion是因为汽车电子的DPM要求zero defect，必须在不同温度下多次测试最大限度地筛选新品。而一般用于消费类比如手机通讯的芯片，因为不涉及生命和公共安全，DPM要求一般在500附近，因此测试的流程也尽可能的简化去降低测试成本。如下图所示，根据工艺在不同温度对logic/sram的影响，决定wafer和device的测试温度。因为增加一个test insertion，测试成本就会显著增加，产品利润就会降低。因此半导体测试的一个重要工作是研究如何用尽量少的test insertion达到同样的DPM目标。以上图为例，在项目的早期定下目标是“量产程序需要去除device test@cold，burn-in以及SLT”，在早期测试程序开发过程中，就需要研究尝试如何在保留的test insertion中增加更多的测试（比如scan/mbist/IO stress测试，更严格的pass/fail limit等等），以达到筛选出同样有问题的芯片。如何定义不同test insertion的测试内容呢？ 概括而言是需要测试工程师根据故障概率，测试时间和测试条件的综合评估而定。wafer test使用探针卡+probe实现芯片与ATE机台的电气连接，一般而言探针卡的接触电阻以及感性阻值较大，尽量避免测试频率高的测试（限制在50M~100M以内），而将重点放在scan/mbist等故障率比较高的测试上，保证90%以上的defect可以在wafer level筛出而不浪费assembly和FT测试的cost。FT测试一般在早期需要实现所有的测试以保证测试覆盖率。除了筛选defect之外，一般FT测试还需trim一些analog模块比如bandgap，reference current，reference resistance等等，以及其他一些需要将结果写到fuse内的测试。SLT一般使用类似系统应用板搭建的mini-system执行系统应用软件，筛选出无法用DFT的故障模型表征的defect，或者是ATE机台受限的一些和性能相关的功能测试。但是因为SLT测试不容易提供工艺和设计改进需要的具体数据，一般需要在量产过程中提高ATE测试的故障覆盖率以及有效性，最大限度地减少进入SLT测试的defect device的数量，最终目标是去除SLT测试。ATE测试抽象模型业界用于SoC产品测试的ATE测试机台主要由两家提供：Teradyne： J750 (low cost) and UltraFlex (high performance)Advantest:
V93000 and T2000 尽管各个机台各有特点，但主要的功能是一直的，可以用下图抽象。ATE测试机台提供测试需要的硬件资源，测试板（wafer使用探针板probecard，device使用loadboard）实现待测芯片和ATE测试机台的物理电气连接。基于这个硬件系统，测试工程师开发ATE的测试软件程序，实现各种测试。 下面简要介绍一些通用SoC测试机台的基本模块及功能：clock Generation模块提供各个板卡需要的时钟信号，保证所有时钟同源同相。在定义测试程序的timing的时候，需要综合考虑机台的这个最大基频和最小period resolution，保证机台可以尽可能高精度的提供芯片测试需要的各种时序信号；Pattern Gen模块控制测试程序的测试激励（Pattern）按照定义的timing时序执行，它是tester的核心模块；PE Card模块提供通用Tester channel，一般连接SoC的IO。通用tester channel可以提供输入激励，采样DUT输出；集成PPMU进行电流电压的测试；强大的tester支持protocol编程支持业界通用的串行总线协议；DPS 模块给待测DUT提供电源supply，一般支持动态电流测试，高级的支持纹波扰动测试以及IFVM模式（current force voltage measure）；不同的SoC tester会提供不同的模拟信号或数字高速板卡，支持不同的测试需求。一般AWG(analog waveform generation)和Digitizer是多数SoC芯片测试需要的板卡；如果SoC芯片的HSIO IP支持内建自测试，高速数字板卡就不是必须的；测试机台还需要提供一些Auxillary Power比如15V/12V/5V, 继电器控制需要的utility bits等等；甚至有些tester会提供usb/pcie的接口；半导体测试的基本内容半导体芯片有各种类型，不同类型的芯片测试内容不同。以通讯类基带SoC芯片为例，半导体测试程序需要包括以下测试，具体测试原理可以参照。Pad相关测试涵盖IO contact，Pad leakage，Pad pullup&pulldown，输入输出VIX/VOX/IOX测试以及输出阻抗测试。测试原理很简单，是基于欧姆定理进行电流电压的测量。但该类测试可以有效筛选出pad/bump/ball相关的故障，该类故障多发生在wafer切割，assembly/package等工序，以及qualification的一些stress测试。ESD/Latchup的测试程序需要实现完备的Pad测试，保证stress损坏的defect可以筛选出来。Power电流相关测试涵盖SICC（static/leakage current），DICC（dynamic work current）以及休眠电流。测试可以评估DUT的功耗指标，根据用户对功耗的要求将产品分为不同类别。采用PAT（Part Average Testing）技术，可以使用adaptive test limit的方式将功耗异常的芯片筛选出来。Performance相关测试一般core/cpu/dps需要测试最大工作频率，最低工作电压等性能相关的参数，这些测试结果用于产品分类以及系统软件运行时DVFS（Dynamic voltage and frequency scaling）的具体设置。Scan测试数字logic的故障覆盖率主要是DFT的scan保证的，大部分产品的scan覆盖率在95%以上。Scan测试激励是基于故障模型（stuck-at fault，transition fault，bridge fault...等等）由EDA工具生成。相比较于传统功能激励测试，优势是可以用最少的测试时间获得最大的故障覆盖率，同时一般不需要高速的测试机台，也避免了DUT和测试机之间的异步通讯要求，而且DUT测试失败可以反标回具体的设计电路，便于后期的分析。Scan测试主要取决于DFT/DFM的设计，需要在设计阶段就覆盖率，故障模型，vector大小，shift时的脉冲电流等等进行充分沟通。Mbist测试Sram在SoC中占据很大的面积，和数字逻辑类似，Sram有很成熟的内建自测试方案mbist保证100%的故障覆盖率。Sram也有多种故障模型（stuck-at，transition fault，address fault，Coupling fault, Neighborhood sensitivity，Stability Fault，Retention Fault等），需要根据工艺的稳定度以及DMP要求，选择多种mbist的算法保证测试强度。mbist测试需要支持redundancy的修补，repair的测试流程需要不断优化，保证可以将多数weak cell用完好的redundancy cell替换掉。为了支持工艺优化，量产程序还需要能够将sram defect的信息输出到后台数据库中，经过大数据分析，一些工艺或设计的缺陷可以暴露加以改正。高速数字接口测试SoC一般集成很多数字高速接口，常见的比如USB，MIPI，PCIE，SATA..等等。这些接口的data rate在2GHz以上，多数ATE测试机的普通PE Card是无法支持如此高的频率，而选取高速板卡意味着测试成本的大幅提高，而且不容易在OAST寻找到合适的测试机台。一般DFT可以在这些phy中实现TX/RX的loop back，使用类似bist的方式发送PRBS数据并采回，通过修改内部比较电压和采样时间自动测试眼图。DC参数的测试一般需要参照datasheet，在设计阶段需要和DFT沟通保证重要的DC参数可以测试；Analog模块测试涵盖了PLL，LDO，bandgap, OSC.... 等等。测试需求来自这些IP的设计者，需要在设计阶段讨论定义，并寻求DFT的支持避免对ATE测试机的过高要求。

1.何谓PIE?
PIE的主要工作是什幺?答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。2.200mm，300mm Wafer 代表何意义?答：8吋硅片(wafer)直径为 200mm , 直径为 300mm硅片即12吋.3.关注石大小生 @石大小生 4.我们为何需要300mm?答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低
200→300 面积增加2.25倍,芯片数目约增加2.5倍5.所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。6.从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um
-> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。7.一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓 N, P-type wafer?答：N-type wafer 是指掺杂 negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂 positive 元素(3价电荷元素, 例如：B、In)的硅片。8.工厂中硅片（wafer）的制造过程可分哪几个工艺过程(module)？答：主要有四个部分：DIFF（扩散）、TF(薄膜)、PHOTO（光刻）、ETCH（刻蚀）。其中DIFF又包括FURNACE(炉管)、WET(湿刻)、IMP(离子
注入)、RTP(快速热处理)。TF包括PVD(物理气相淀积)、CVD(化学气相淀积) 、CMP(化学机械研磨)。硅片的制造就是依据客户的要求，不断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。9.一般硅片的制造常以几P几M 及光罩层数(mask layer)来代表硅片工艺的时间长短，请问几P几M及光罩层数(mask layer)代表什幺意义？答：几P几M代表硅片的制造有几层的Poly(多晶硅)和几层的metal(金属导线).一般0.15um 的逻辑产品为1P6M( 1层的Poly和6层的metal)。而光罩层数（mask layer）代表硅片的制造必需经过几次的PHOTO（光刻）.10.Wafer下线的第一道步骤是形成start oxide 和zero layer? 其中start oxide 的目的是为何？答：①不希望有机成分的光刻胶直接碰触Si 表面。
②在laser刻号过程中,亦可避免被产生的粉尘污染。11.为何需要zero layer?答：芯片的工艺由许多不同层次堆栈而成的, 各层次之间以zero layer当做对准的基准。12.Laser mark是什幺用途? Wafer ID 又代表什幺意义?答：Laser mark 是用来刻wafer ID, Wafer ID 就如同硅片的身份证一样,一个ID代表一片硅片的身份。13.一般硅片的制造(wafer process)过程包含哪些主要部分？答：①前段（frontend）-元器件(device)的制造过程。②后段（backend）-金属导线的连接及护层（passivation）14.前段（frontend）的工艺大致可区分为那些部份?答：①STI的形成(定义AA区域及器件间的隔离)②阱区离子注入（well implant）用以调整电性③栅极(poly gate)的形成④源/漏极（source/drain）的形成⑤硅化物(salicide)的形成15.STI 是什幺的缩写? 为何需要STI?答：STI: Shallow Trench Isolation(浅沟道隔离)，STI可以当做两个组件（device）间的阻隔, 避免两个组件间的短路.16.AA 是哪两个字的缩写? 简单说明 AA 的用途?答：Active Area, 即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅极。两个AA区之间便是以STI来做隔离的。17.在STI的刻蚀工艺过程中，要注意哪些工艺参数？答：①STI etch（刻蚀）的角度；②STI etch 的深度；③STI etch 后的CD尺寸大小控制。(CD control, CD=critical dimension)18.在STI 的形成步骤中有一道liner oxide（线形氧化层）, liner oxide 的特性功能为何？答：Liner oxide 为1100C, 120 min 高温炉管形成的氧化层，其功能为：①修补进STI etch 造成的基材损伤；②将STI etch 造成的etch 尖角给于圆化( corner rounding)。19.一般的阱区离子注入调整电性可分为那三道步骤? 功能为何？答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电子特性，一般包含下面几道步骤：①Well Implant ：形成N,P 阱区；②Channel Implant：防止源/漏极间的漏电；③Vt Implant：调整Vt（阈值电压）。20.一般的离子注入层次（Implant layer）工艺制造可分为那几道步骤?答：一般包含下面几道步骤：①光刻(Photo)及图形的形成；②离子注入调整；③离子注入完后的ash (plasma(等离子体)清洗)④光刻胶去除（PR strip）21.Poly（多晶硅）栅极形成的步骤大致可分为那些?答：①Gate oxide(栅极氧化层)的沉积；②Poly film的沉积及SiON(在光刻中作为抗反射层的物质)的沉积）；③Poly 图形的形成(Photo)；④Poly及SiON的Etch；⑤Etch完后的ash( plasma(等离子体)清洗)及光刻胶去除（PR strip）；⑥Poly的Re-oxidation（二次氧化）。22.Poly（多晶硅）栅极的刻蚀(etch)要注意哪些地方？答：①Poly 的CD(尺寸大小控制；②避免Gate oxie 被蚀刻掉，造成基材（substrate）受损.23.何谓 Gate oxide (栅极氧化层)?答：用来当器件的介电层，利用不同厚度的 gate oxide ,可调节栅极电压对不同器件进行开关24.源/漏极(source/drain)的形成步骤可分为那些?答：①LDD的离子注入（Implant）；②Spacer的形成；③N+/P+IMP高浓度源/漏极(S/D)注入及快速热处理(RTA：Rapid Thermal
Anneal)。25.LDD是什幺的缩写? 用途为何?答：LDD: Lightly Doped Drain. LDD是使用较低浓度的源/漏极, 以防止组件产生热载子效应的一项工艺。26.何谓 Hot carrier effect (热载流子效应)?答：在线寛小于0.5um以下时, 因为源/漏极间的高浓度所产生的高电场,导致载流子在移动时被加速产生热载子效应, 此热载子效应会对gate oxide造成破坏, 造成组件损伤。27.何谓Spacer? Spacer蚀刻时要注意哪些地方？答：在栅极(Poly)的两旁用dielectric（介电质）形成的侧壁，主要由Ox/SiN/Ox组成。蚀刻spacer 时要注意其CD大小，profile(剖面轮廓)，及remain oxide(残留氧化层的厚度)28.Spacer的主要功能?答：①使高浓度的源/漏极与栅极间产生一段LDD区域;
②作为Contact Etch时栅极的保护层。29.为何在离子注入后, 需要热处理( Thermal Anneal)的工艺?答：①为恢复经离子注入后造成的芯片表面损伤;②使注入离子扩散至适当的深度;③使注入离子移动到适当的晶格位置。30.SAB是什幺的缩写? 目的为何？答：SAB：Salicide block, 用于保护硅片表面，在RPO (Resist Protect Oxide)
的保护下硅片不与其它Ti, Co形成硅化物(salicide)31.简单说明SAB工艺的流层中要注意哪些?答：①SAB 光刻后（photo），刻蚀后(etch)的图案（特别是小块区域）。要确定有完整的包覆（block）住必需被包覆（block）的地方。②remain oxide (残留氧化层的厚度)。32.何谓硅化物( salicide)?答：Si 与 Ti 或 Co 形成 TiSix 或 CoSix, 一般来说是用来降低接触电阻值（Rs, Rc）。33.硅化物(salicide)的形成步骤主要可分为哪些?答：①Co(或Ti)+TiN的沉积；②第一次RTA（快速热处理）来形成Salicide。③将未反应的Co(Ti)以化学酸去除。④第二次RTA
(用来形成Ti的晶相转化, 降低其阻值)。34.MOS器件的主要特性是什幺？答：它主要是通过栅极电压（Vg）来控制源，漏极(S/D)之间电流，实现其开关特性。35.我们一般用哪些参数来评价device的特性？答：主要有Idsat、Ioff、Vt、Vbk(breakdown)、Rs、Rc；一般要求Idsat、Vbk (breakdown)值尽量大， Ioff、Rc尽量小，Vt、Rs尽量接近设计值.36.什幺是Idsat?Idsat 代表什幺意义？答：饱和电流。也就是在栅压(Vg)一定时，源/漏(Source/Drain)之间流动的最大电流.37.在工艺制作过程中哪些工艺可以影响到Idsat?答：Poly CD(多晶硅尺寸)、Gate oxide Thk(栅氧化层厚度)、AA(有源区)宽度、Vt imp.条件、LDD imp.条件、N+/P+ imp. 条件。38.什幺是Vt? Vt 代表什幺意义？答：阈值电压（Threshold Voltage），就是产生强反转所需的最小电压。当栅极电压Vg<Vt时, MOS处于关的状态，而Vg〉=Vt时，源/漏之间便产生导电沟道，MOS处于开的状态。39.在工艺制作过程中哪些工艺可以影响到Vt?答：Poly CD、Gate oxide Thk. (栅氧化层厚度)、AA(有源区)宽度及Vt imp.条件。40.什幺是Ioff? Ioff小有什幺好处答：关态电流，Vg=0时的源、漏级之间的电流，一般要求此电流值越小越好。Ioff越小, 表示栅极的控制能力愈好, 可以避免不必要的漏电流(省电)。41.什幺是 device breakdown voltage?答：指崩溃电压（击穿电压），在 Vg=Vs=0时，Vd所能承受的最大电压，当Vd大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。在器件越做越小的情况下，这种情形会将会越来越严重。42.何谓ILD? IMD? 其目的为何？答： ILD ：Inter Layer Dielectric, 是用来做device 与 第一层metal 的隔离（isolation），而IMD：Inter Metal Dielectric，是用来做metal 与 metal 的隔离（isolation）.要注意ILD及IMD在CMP后的厚度控制。43.一般介电层ILD的形成由那些层次组成？答：① SiON层沉积(用来避免上层B,P渗入器件)；② BPSG（掺有硼、磷的硅玻璃）层沉积；③ PETEOS（等离子体增强正硅酸乙脂）层沉积；最后再经ILD Oxide CMP(SiO2的化学机械研磨)来做平坦化。44.一般介电层IMD的形成由那些层次组成？答：① SRO层沉积(用来避免上层的氟离子往下渗入器件)；② HDP-FSG（掺有氟离子的硅玻璃）层沉积;③ PE-FSG（等离子体增强,掺有氟离子的硅玻璃）层沉积；使用FSG的目的是用来降低dielectric k值, 减低金属层间的寄生电容。最后再经IMD Oxide CMP(SiO2的化学机械研磨)来做平坦化。45.简单说明Contact(CT)的形成步骤有那些?答：Contact是指器件与金属线连接部分，分布在poly、AA上。① Contact的Photo（光刻）；② Contact的Etch及光刻胶去除(ash & PR strip)；③ Glue layer（粘合层）的沉积；④ CVD W（钨）的沉积⑤ W-CMP 。46.Glue layer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？答：因为W较难附着在Salicide上,所以必须先沉积只Glue layer再沉积WGlue layer是为了增强粘合性而加入的一层。主要在salicide与W(CT)、W(VIA)与metal之间, 其成分为Ti和TiN,
分别采用PVD 和CVD方式制作。47.为何各金属层之间的连接大多都是采用CVD的W-plug(钨插塞)?答：① 因为W有较低的电阻；
② W有较佳的step coverage(阶梯覆盖能力)。48.一般金属层(metal layer)的形成工艺是采用哪种方式?大致可分为那些步骤?答：① PVD (物理气相淀积) Metal film 沉积② 光刻(Photo)及图形的形成；③ Metal film etch 及plasma(等离子体)清洗（此步驺为连序工艺，在同一个机台内完成，其目的在避免金属腐蚀）④ Solvent光刻胶去除。49.Top metal和inter metal的厚度，线宽有何不同?答：Top metal通常要比inter metal厚得多，0.18um工艺中inter metal为4KA,而top metal要8KA.主要是因为top metal直接与外部电路相接，所承受负载较大。一般top metal 的线宽也比 inter metal宽些。50.在量测Contact /Via（是指metal与metal之间的连接）的接触窗开的好不好时, 我们是利用什幺电性参数来得知的?答：通过Contact 或Via的 Rc值，Rc值越高，代表接触窗的电阻越大, 一般来说我们希望Rc 是越小越好的。51.什幺是Rc? Rc代表什幺意义？答：接触窗电阻，具体指金属和半导体（contact）或金属和金属(via)，在相接触时在节处所形成的电阻，一般要求此电阻越小越好。52.影响Contact (CT) Rc的主要原因可能有哪些?答：①ILD CMP 的厚度是否异常；②CT 的CD大小；③CT 的刻蚀过程是否正常；④接触底材的质量或浓度（Salicide，non-salicide)；⑤CT的glue layer（粘合层）形成；⑥CT的W-plug。53.在量测Poly/metal导线的特性时, 是利用什幺电性参数得知?答：可由电性量测所得的spacing & Rs 值来表现导线是否异常。54.什幺是spacing?如何量测?答：在电性测量中，给一条线(poly or metal)加一定电压，测量与此线相邻但不相交的另外一线的电流，此电流越小越好。当电流偏大时代表导线间可能发生短路的现象。55.什幺是 Rs?答：片电阻（单位面积、单位长度的电阻），用来量测导线的导电情况如何。一般可以量测的为 AA(N+,P+), poly & metal.56.影响Rs有那些工艺?答：① 导线line（AA, poly & metal）的尺寸大小。(CD=critical dimension)② 导线line（poly & metal）的厚度。③ 导线line
(AA, poly & metal) 的本身电导性。（在AA, poly line 时可能为注入离子的剂量有关）57.一般护层的结构是由哪三层组成?答：① HDP Oxide(高浓度等离子体二氧化硅)② SRO Oxide（Silicon rich oxygen富氧二氧化硅）③ SiN Oxide58.护层的功能是什幺?答：使用oxide或SiN层, 用来保护下层的线路，以避免与外界的水汽、空气相接触而造成电路损害。59.Alloy 的目的为何?答：① Release 各层间的stress（应力），形成良好的层与层之间的接触面② 降低层与层接触面之间的电阻。60.工艺流程结束后有一步骤为WAT，其目的为何?答：WAT(wafer acceptance test), 是在工艺流程结束后对芯片做的电性测量，用来检验各段工艺流程是否符合标准。（前段所讲电学参数Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc就是在此步骤完成）61.WAT电性测试的主要项目有那些?答：① 器件特性测试；② Contact resistant (Rc)；③ Sheet resistant (Rs)；④ Break down test；⑤ 电容测试；⑥ Isolation (spacing test)。62.什么是WAT Watch系统? 它有什么功能?答：Watch系统提供PIE工程师一个工具, 来针对不同WAT测试项目,设置不同的栏住产品及发出Warning警告标准, 能使PIE工程师早期发现工艺上的问题。63.什么是PCM SPEC?答：PCM (Process control monitor) SPEC广义而言是指芯片制造过程中所有工艺量测项目的规格,狭义而言则是指WAT测试参数的规格。64.当WAT量测到异常是要如何处理?答：① 查看WAT机台是否异常,若有则重测之② 利用手动机台Double confirm③ 检查产品是在工艺流程制作上是否有异常记录④ 切片检查65.什么是EN? EN有何功能或用途?答：由CE发出,详记关于某一产品的相关信息(包括Technology ID, Reticle and some split condition ETC….) 或是客户要求的事项 (包括HOLD, Split, Bank, Run to complete, Package….), 根据EN提供信息我们才可以建立Process flow及处理此产品的相关动作。66.PIE工程师每天来公司需要Check哪些项目(开门五件事)?答：① Check MES系统, 察看自己Lot情况② 处理in line hold lot.(defect, process, WAT)③ 分析汇总相关产品in line数据.(raw data & SPC)④ 分析汇总相关产品CP test结果⑤ 参加晨会, 汇报相关产品信息