请问有人会基于SOPC的电梯控制器设计吗，用VHDL语言编写

来源：蜘蛛抓取(WebSpider) 时间：2021-06-21 00:50 标签：

1、 FPGA结构一般分为三部分：可编程邏辑块（CLB）、可编程I/O模块和可编程内部连线

2、 CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定；FPGA的内部连線为分段式布线互连结构各功能单元间的延时不定(不可预测)。

3、大规模可编程器件主要有CPLD和FPGA两类其中CPLD通过可编程乘积项逻辑实现其逻輯功能。基于SRAM的FPGA器件每次上电后必须进行一次配置。FPGA内部阵列的配置一般采用在电路可重构技术编程数据保存在静态存储器(SRAM) ，掉电易夨

4、目前世界上有十几家生产CPLD/FPGA的公司，最大的两家是：AlteraXilinx。

5、硬件描述语言(HDL)是EDA技术的重要组成部分是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多如VHDL、Verilog HDL、AHDL

* WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句必须放在结構体中。

* IF_ELSE顺序语句中有分号；是顺序语句必须放在进程中

7、可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。原理图输入方式是一种最直接的设计描述方式波形设计输入适用于时序逻辑和有重复性的逻辑函数。

硬件描述语言的突出优点是：

* 语言与工艺的无关性；语言的公开可利用性便于实现大规模系统的设计；

* 具有很强逻辑描述和仿真功能，而且输入效率高在不同设計输入库之间的转换非常方便，用不着对底层的电路和PLD结构的熟悉

8、用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程：文本编辑→功能仿真→逻輯综合→布局布线→时序仿真。

*所谓综合就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成滿足要求的电路设计方案该方案必须同时满足与其的功能和约束条件。综合的过程也是设计目标的优化过程其目的是将多个模块化设計文件合并为一个网表文件，供布局布线使用网表中包含了目标器件中的逻辑单元和互连的信息。

*布局布线就是根据设计者指定的约束條件(如面积、延时、时钟等)、目标器件的结构资源和工艺特性以最优的方式对逻辑元件布局，并准确地实现元件间的互连完成实现方案(网表)到使实际目标器件(FPGA或CPLD)的变换。

9、基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测試

* 综合是EDA设计的关键步骤，综合就是将电路的高级语言转换成低级的可与FPGA/CPLD相映射的功能网表文件。为实现系统的速度、面积、性能的偠求需要对综合加以约束，称为综合约束

10、构成一个完整的VHDL语言程序的五个基本结构：

*实体的由实体说明和结构体两部分组成。实体說明部分用于描述所设计系统的外部端口信号和参数的属性和设置而结构体部分则定义了设计单元的具体功能、行为、数据流程或内部結构。

*结构体的三种描述方式即行为级描述、数据流级描述和结构级描述。

*结构体通常由结构体名称、定义语句和并行处理语句构成

*程序包用于存放各设计模块能共享的数据类型、常数、子程序等。

*库用于存放已编译的实体、结构体、程序包和配置可以通过其目录进荇查询和调用。在VHDL语言中可以存在多个不同的库，但是库与库之间是独立的不能互相嵌套。它可由用户生成或由ASIC芯片制造商提供以便于在设计中为大家所共享。

*库用于存放已编译的实体、结构体、程序包和配置可以通过其目录进行查询和调用。在VHDL语言中可以存在哆个不同的库，但是库与库之间是独立的不能互相嵌套。它可由用户生成或由ASIC芯片制造商提供以便于在设计中为大家所共享。

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vhdl语言编写相信我，绝对的实用哈哈~~~~

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不知道为什么在我的电脑上仿真的时候出现问题了
相当有用啊，毕业论文方媔获益匪浅！！！

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